英特尔推出Foveros3D芯片堆叠不仅仅是内存

2019年，英特尔将采用该公司称之为Foveros的新3D堆叠技术来发布芯片。Foveros允许将复杂的逻辑管芯堆叠在一起，从而提供更大的能力，使处理器组件与最佳制造工艺混合和匹配。

在片上系统世界中，封装叠层已经司空见惯。通常，这涉及将存储器包粘贴在处理器的顶部，两者之间可能有几百个连接。连接的大小和性能限制了该技术的应用。使用Foveros，互连将使用蚀刻硅(就像EMIB一样)，以实现更多的互连，以更高的速度运行。

Foveros继承了英特尔的EMIB(嵌入式多芯片互连桥)技术。EMIB位于Kaby Lake-G处理器上，在单个封装中包含Intel CPU，AMD GPU和一大块第二代高带宽内存(HBM)。与GPU和传统GDDR之间使用的数百个互连相比，HBM通过在GPU与其内存之间使用数千个互连来实现其高带宽。Kaby Lake-G芯片使用EMIB来提供这种连接。

Foveros不再使用EMIB的硅桥，而是在芯片面上使用了数千个“微凸块”，在堆叠的部件之间进行直接的面对面连接。芯片连接的内插器不仅仅是具有一些迹线的惰性硅，如EMIB，而是一个独立的芯片，内置自己的逻辑。

Foveros的高性能意味着核心处理器组件可以分布在不同的芯片之间。例如，高性能CPU内核可能构建在性能最高的10nm工艺上。但I / O连接集成的USB，Wi-Fi，以太网，PCIe不需要所有这些性能，因为它受到必须支持的物理接口限制的约束。因此，对于芯片的这一部分使用低功率14nm甚至22nm工艺可能更有意义。性能仍然足够好，但功耗或成本要低得多，因为它必须使用与逻辑相同的高性能过程。类似地，模拟组件(用于Wi-Fi和蜂窝连接)在具有不同晶体管设计的不同过程中是最佳的。Foveros意味着处理器可以集成这些组件，

使用EMIB，这些不同的组件可以并排紧密包装在一起。Foveros将其纳入第三维度，实现更高的密度和更小的占地面积。英特尔预计不同的CPU任务将越来越多地分成芯片组，然后以完成芯片的混合和匹配方式组合。诸如I / O和电力输送等低功耗组件将被放入基础芯片中，高性能逻辑堆叠在顶部。

英特尔表示，Foveros产品将在2019年下半年出货，该技术已准备好进行大规模市场生产 - 不仅仅是专用或定制处理器，还有主流CPU。首批产品将采用公司的22FFL(FinFET低功耗)工艺，将10nm计算逻辑堆叠在基础芯片的顶部，并采用封装上封装内存。10nm部分将包含Sunny Cove高功率内核和四个Atom内核，其风格与现代ARM处理器相似：轻型工作负载将能够使用低功耗Atom内核，但Sunny Cove可以通电对于计算量更大的任务。该芯片将针对超移动系统，处理器尺寸为12×12×1mm，待机功率为2mW。

英特尔并不是唯一一个希望对处理器的不同位使用不同进程的人。AMD已宣布其下一代Zen 2处理器将其CPU逻辑与I / O分离。CPU逻辑将基于7nm工艺构建的芯片上。但其他一切 - 包括PCIe，DDR，USB，SATA--将采用独立的14nm I / O芯片。AMD可能会在Zen 2中使用传统的多芯片模块;不同的部件都将连接到将它们连接在一起的PCB。